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TMS320VC5510AGGWA1 Datasheet(PDF) 9 Page - Texas Instruments |
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9 / 90 page  Tables 9 June 2000 − Revised September 2007 SPRS076O List of Tables Table Page 2−1 Pin Assignments 14 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2−2 Signal Descriptions 16 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−1 DARAM Blocks 23 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−2 SARAM Blocks 23 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−3 Standard On-Chip ROM Contents 24 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−4 TMS320VC5510/5510A Boot Configurations 26 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−5 System Register (SYSR) Bit Functions 27 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−6 DMA Sync Events 28 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−7 I/O Direction Register (IODIR) Bit Functions 31 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−8 I/O Data Register (IODATA) Bit Functions 31 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−9 CPU Registers 32 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−10 Peripheral Bus Controller Configuration Registers 34 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−11 Instruction Cache Registers 34 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−12 External Memory Interface Registers 35 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−13 DMA Configuration Registers 36 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−14 Clock Generator Registers 39 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−15 Timer Registers 39 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−16 Multichannel Serial Port #0 Registers 40 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−17 Multichannel Serial Port #1 Registers 41 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−18 Multichannel Serial Port #2 Registers 42 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−19 GPIO Registers 43 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−20 Device Revision ID Registers 43 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−21 Interrupt Table 44 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−1 CLKIN in Bypass Mode Timing Requirements 53 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−2 CLKOUT in Bypass Mode Switching Characteristics 53 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−3 CLKIN in Lock Mode Timing Requirements 54 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−4 CLKOUT in Lock Mode Switching Characteristics 54 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−5 Asynchronous Memory Cycles Timing Requirements 55 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−6 Asynchronous Memory Cycles Switching Characteristics 55 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−7 Synchronous-Burst SRAM Cycle Timing Requirements 58 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−8 Synchronous-Burst SRAM Cycle Switching Characteristics 58 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−9 Synchronous DRAM Cycle Timing Requirements 60 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−10 Synchronous DRAM Cycle Switching Characteristics 60 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−11 HOLD and HOLDA Timing Requirements 64 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−12 HOLD and HOLDA Switching Characteristics 64 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−13 Reset Timing Requirements 65 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−14 Reset Switching Characteristics 65 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−15 External Interrupt Timing Requirements 66 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−16 XF Switching Characteristics 67 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−17 General-Purpose Input/Output (GPIO) Pins Configured as Inputs Timing Requirements 68 . . . . . . . 5−18 General-Purpose Input/Output (GPIO) Pins Configured as Inputs Switching Characteristics 68 . . . . 5−19 TIN/TOUT Pins Configured as Inputs Timing Requirements 69 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−20 TIN/TOUT Pins Configured as Outputs Switching Characteristics 69 . . . . . . . . . . . . . . . . . . . . . . . . . . |
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