IS43DR86400, IS43/46DR16320  

Integrated Silicon Solution, Inc. – www.issi.com –

19

Rev. 00A, 11/17/2009

IDD Specifications and Conditions

IDD Measurement Conditions 

Symbol Parameter/Condition 

IDD0 

Operating Current ‐ One bank Active ‐ Precharge: 

tRC = tRCmin; tCK =tCKmin ; Databus inputs are SWITCHING; Address and control inputs are SWITCHING, CS# = HIGH between valid commands. 

IDD1 

Operating Current ‐ One bank Active ‐ Read ‐ Precharge: 

One bank is accessed with tRCmin, BL = 4, tCK = tCKmin, AL = 0, CL = CLmin; Address bus and control inputs are SWITCHING,CS# = HIGH between valid 

commands; lOUT = 0 mA. 

IDD2P 

Precharge Power‐Down Current: 

 All banks idle; power‐down mode; CKE is LOW; tCK = tCKmin; Data Bus inputs are FLOATING. 

IDD2N 

Precharge Standby Current:  

All banks idle; CS# is HIGH; CKE is HIGH; tCK = tCKmin; Address bus, data bus, and control inputs are SWITCHING. 

IDD2Q 

Precharge Quiet Standby Current:  

All banks idle; CS# is HIGH; CKE is HIGH; tCK = tCKmin; Address bus and control inputs are STABLE; Data Bus inputs are FLOATING. 

IDD3Pf 

Active Power‐Down Current:  

All banks open; CKE is LOW; Address bus and control inputs are STABLE; Data Bus inputs are FLOATING. MRS A12 bit is set to “0”(Fast Power‐down Exit). 

IDD3Ps 

Active Power‐Down Current:  

All banks open; CKE is LOW; Address bus and control inputs are STABLE; Data Bus inputs are FLOATING. MRS A12 bit is set to “1”(Slow Power‐down Exit). 

IDD3N 

Active Standby Current:  

All banks open; CS# is HIGH; CKE is HIGH; tRC = tRASmax; tCK = tCKmin; Address bus, data bus, and control inputs are SWITCHING. 

IDD4R 

Operating Current ‐ Burst Read: 

All banks active; continuous burst reads; BL = 4; AL = 0, CL = CLmin; tCK = tCKmin; Address bus, data bus, and control inputs are SWITCHING; IOUT = 0mA. 

IDD4W 

Operating Current ‐ Burst Write:  

All banks active; continuous burst writes; BL = 4; AL = 0, CL = CLmin; tCK = tCKmin; Address bus, data bus, and control inputs are SWITCHING; IOUT = 0mA. 

IDD5B 

Burst Auto‐Refresh Current:  

Refresh command at tRFC = tRFCmin, tCK = tCKmin, CS# is HIGH between valid commands. 

IDD6 

Self‐Refresh Current:  

CKE 0.2V; external clock off, CK and CK# at 0V; tCK = tCKmin; Address bus, data bus, and control inputs, are FLOATING. 

IDD7 

Operating Bank Interleave Read Current: 

1.

All bank interleaving with BL = 4; BL = 4, CL = CLmin; tRCD = tRCDmin; tRRD = tRRDmin; AL = tRCD ‐ 1, IOUT = 0 mA. Address and control inputs are 

stable during DESELECT; Data Bus inputs are SWITCHING. 

2.

Timing pattern: 

a.

DDR2 ‐400 (200Mhz, CL=3) : tCK = 5 ns, BL = 4, tRCD = 3 x tCK, AL = 2 x tCK, tRC = 12 x tCK 

Read : A0 RA0 A1 RA1 A2 RA2 A3 RA3 D D D D 

b.

DDR2 ‐533 (266Mhz, CL=4) : tCK = 3.7 ns, BL = 4, tRCD = 4 x tCK, AL = 3 x tCK, tCK = 16 x tCK 

Read : A0 RA0 D A1 RA1 D A2 RA2 D A3 RA3 D D D D D 

c.

DDR2 ‐667 (333Mhz, CL=4) :tCK = 3 ns, BL = 4, tRCD = 4 x tCK, AL = 3 x tCK, tRC = 19 x tCK 

Read : A0 RA0 D D A1 RA1 D D A2 RA2 D D A3 RA3 D D D D D 

Notes: 

1.

2.

a.

b.

c.

d.

e.

SWITCHING is defined as inputs are changing between HIGH and LOW every other clock for address and control signals, and inputs changing 50% of 

3. Legend: A=Activate, RA=Read with Auto‐Precharge, D=DESELECT.