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HYMD264G726BL4-L Datasheet(PDF) 3 Page - Hynix Semiconductor |
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HYMD264G726BL4-L Datasheet(HTML) 3 Page - Hynix Semiconductor |
3 / 16 page HYMD264G726B(L)4-M/K/H/L Rev. 0.1/Oct. 02 3 FUNCTIONAL BLOCK DIAGRAM DQ0 DQ1 DQ2 DQ3 D0 /CS DQS DQS0 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ0 DQ1 DQ2 DQ3 D1 /CS DQS DQS1 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ8 DQ9 DQ10 DQ11 D2 /CS DQS DQS2 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ16 DQ17 DQ18 DQ19 D3 /CS DQS DQS3 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ24 DQ25 DQ26 DQ27 D4 /CS DQS DQS4 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ32 DQ33 DQ34 DQ35 D5 /CS DQS DQS5 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ40 DQ41 DQ42 DQ43 D6 /CS DQS DQS6 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ48 DQ49 DQ50 DQ51 D7 /CS DQS DQS7 I/O 0 I/O 1 I/O 2 I/O 3 DM CB0 CB1 CB2 CB3 D8 /CS DQS DQS8 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ4 DQ5 DQ6 DQ7 D9 /CS DQS DQS9 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ12 DQ13 DQ14 DQ15 D10 /CS DQS DQS10 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ20 DQ21 DQ22 DQ23 D11 /CS DQS DQS11 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ28 DQ29 DQ30 DQ31 D12 /CS DQS DQS12 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ36 DQ37 DQ38 DQ39 D13 /CS DQS DQS13 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ44 DQ45 DQ46 DQ47 D14 /CS DQS DQS14 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ52 DQ53 DQ54 DQ55 D15 /CS DQS DQS15 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ60 DQ61 DQ62 DQ63 D16 /CS DQS DQS16 I/O 0 I/O 1 I/O 2 I/O 3 DM CB4 CB5 CB6 CB7 D17 /CS DQS DQS17 I/O 0 I/O 1 I/O 2 I/O 3 DM SCL Serial PD A0 A1 A2 SA0 SA1 SA2 WP SDA Notes: 1. DQ-to-I/O wiring may be changed within a byte 2. DQ/DQS/DM/CKE/CS relationships must be maintained as shown. 3. DQ/DQS resistors should be 18 Ohms. 4. VDDID strap connections(for memory device VDD, VDDQ); Strap out :(open) : VDD=VDDQ Strap In (Vss) : VDD=VDDQ 5. Address and control resistors should be 22 Ohms /RCS0 -->/CS0 : SDRAMs D0-D17 RBA0-RBA1--> : BA0-BA1:SDRAMs D0-D17 RA0 -RA12 -->A0 - A12 : SDRAMs D0 - D17 /RRAS --> /RAS : SDRAMs D0 - D17 /RCAS --> /CAS : SDRAMs D0 - D17 RCKE0 --> CKE : SDRAMs D0 - D17 /RWE --> /WE : SDRAMs D0 - D17 /CS0 BA0-BA1 A0-A12 /RAS /CAS CKE0 /WE R E G PCK /PCK /RESET CK0, /CK0 --------- PLL* * Wire per clock loading table/wiring diagrams /RCS0 VSS . VDDSPD VREF VSS VDDID D0 - D17 D0 - D17 D0 - D17 D0 - D17 = . = . . = . . . .. Strap:see Note 4 VDD SPD VDDQ = . . DQ0 DQ1 DQ2 DQ3 D0 /CS DQS DQS0 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ0 DQ1 DQ2 DQ3 D0 /CS DQS DQS0 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ0 DQ1 DQ2 DQ3 D1 /CS DQS DQS1 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ8 DQ9 DQ10 DQ11 D2 /CS DQS DQS2 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ8 DQ9 DQ10 DQ11 D2 /CS DQS DQS2 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ16 DQ17 DQ18 DQ19 D3 /CS DQS DQS3 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ16 DQ17 DQ18 DQ19 D3 /CS DQS DQS3 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ24 DQ25 DQ26 DQ27 D4 /CS DQS DQS4 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ24 DQ25 DQ26 DQ27 D4 /CS DQS DQS4 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ32 DQ33 DQ34 DQ35 D5 /CS DQS DQS5 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ32 DQ33 DQ34 DQ35 D5 /CS DQS DQS5 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ40 DQ41 DQ42 DQ43 D6 /CS DQS DQS6 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ40 DQ41 DQ42 DQ43 D6 /CS DQS DQS6 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ48 DQ49 DQ50 DQ51 D7 /CS DQS DQS7 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ48 DQ49 DQ50 DQ51 D7 /CS DQS DQS7 I/O 0 I/O 1 I/O 2 I/O 3 DM CB0 CB1 CB2 CB3 D8 /CS DQS DQS8 I/O 0 I/O 1 I/O 2 I/O 3 DM CB0 CB1 CB2 CB3 D8 /CS DQS DQS8 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ4 DQ5 DQ6 DQ7 D9 /CS DQS DQS9 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ12 DQ13 DQ14 DQ15 D10 /CS DQS DQS10 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ20 DQ21 DQ22 DQ23 D11 /CS DQS DQS11 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ28 DQ29 DQ30 DQ31 D12 /CS DQS DQS12 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ36 DQ37 DQ38 DQ39 D13 /CS DQS DQS13 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ44 DQ45 DQ46 DQ47 D14 /CS DQS DQS14 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ52 DQ53 DQ54 DQ55 D15 /CS DQS DQS15 I/O 0 I/O 1 I/O 2 I/O 3 DM DQ60 DQ61 DQ62 DQ63 D16 /CS DQS DQS16 I/O 0 I/O 1 I/O 2 I/O 3 DM CB4 CB5 CB6 CB7 D17 /CS DQS DQS17 I/O 0 I/O 1 I/O 2 I/O 3 DM SCL Serial PD A0 A1 A2 SA0 SA1 SA2 WP SDA Notes: 1. DQ-to-I/O wiring may be changed within a byte 2. DQ/DQS/DM/CKE/CS relationships must be maintained as shown. 3. DQ/DQS resistors should be 18 Ohms. 4. VDDID strap connections(for memory device VDD, VDDQ); Strap out :(open) : VDD=VDDQ Strap In (Vss) : VDD=VDDQ 5. Address and control resistors should be 22 Ohms /RCS0 -->/CS0 : SDRAMs D0-D17 RBA0-RBA1--> : BA0-BA1:SDRAMs D0-D17 RA0 -RA12 -->A0 - A12 : SDRAMs D0 - D17 /RRAS --> /RAS : SDRAMs D0 - D17 /RCAS --> /CAS : SDRAMs D0 - D17 RCKE0 --> CKE : SDRAMs D0 - D17 /RWE --> /WE : SDRAMs D0 - D17 /CS0 BA0-BA1 A0-A12 /RAS /CAS CKE0 /WE R E G PCK /PCK /RESET CK0, /CK0 --------- PLL* * Wire per clock loading table/wiring diagrams /RCS0 VSS . VDDSPD VREF VSS VDDID D0 - D17 D0 - D17 D0 - D17 D0 - D17 = . = . . = . . . .. Strap:see Note 4 VDD SPD VDDQ = . . |
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