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TAS5508APAGG4 Datasheet(PDF) 6 Page - Texas Instruments

Part No. TAS5508APAGG4
Description  8 Channel Digital Audio PWM Processor
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TAS5508APAGG4 Datasheet(HTML) 6 Page - Texas Instruments

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 6 / 99 page
background image
List of Illustrations
vi
September 2004
SLES119
List of Illustrations
Figure
Title
Page
1−1 TAS5508A Functional Structure
1
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1−2 Typical TAS5508A Application (DVD Receiver)
2
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1−3 Recommended TAS5508A + TAS5121 Channel Configuration
2
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1−4 TAS5508A DAP Architecture With I2C Registers (Fs ≤ 96 kHz)
12
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1−5 TAS5508A Architecture With I2C Registers (Fs = 176.4 kHz or Fs = 192 kHz)
13
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1−6 TAS5508A Detailed Channel Processing
14
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1−7 5.23 Format
15
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1−8 Conversion Weighting Factors—5.23 Format to Floating Point
15
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1−9 Alignment of 5.23 Coefficient in 32-Bit I2C Word
15
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1−10 25.23 Format
16
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1−11 Alignment of 5.23 Coefficient in 32-Bit I2C Word
16
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1−12 Alignment of 25.23 Coefficient in Two 32-Bit I2C Words
17
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1−13 TAS5508A Digital Audio Processing
17
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1−14 Input Crossbar Mixer
18
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1−15 Biquad Filter Structure
19
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1−16 Auto Mute Threshold
21
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1−17 Loudness Compensation Functional Block Diagram
22
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1−18 Loudness Example Plots
23
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1−19 DRC Positioning in TAS5508A Processing Flow
25
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1−20 Dynamic Range Compression (DRC) Transfer Function Structure
25
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1−21 Output Mixers
29
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1−22 De-emphasis Filter Characteristics
30
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1−23 Power Supply and Digital Gains (Log Space)
31
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1−24 Power Supply and Digital Gains (Linear Space)
31
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1−25 Block Diagrams of Typical Systems Requiring TAS5508A Automatic AM Interference Avoidance Circuit 32
3−1 Slave Mode Serial Data Interface Timing
47
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3−2 SCL and SDA Timing
48
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3−3 Start and Stop Conditions Timing
48
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3−4 Reset Timing
49
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3−5 Power-Down Timing
49
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3−6 Error Recovery Timing
50
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3−7 Mute Timing
50
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3−8 HP_SEL Timing
51
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3−9I2S Format 64 Fs Format
52
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3−10 Left Justified 64 Fs Format
53
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3−11 Right Justified 64 Fs Format
54
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4−1 Typical I2C Sequence
57
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4−2 Single Byte Write Transfer
58
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4−3 Multiple Byte Write Transfer
58
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4−4 Single Byte Read Transfer
59
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4−5 Multiple Byte Read Transfer
59
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