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TAS5504 Datasheet(PDF) 6 Page - Texas Instruments

Part No. TAS5504
Description  4 Channel Digital Audio PWM Processor
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Maker  TI [Texas Instruments]
Homepage  http://www.ti.com
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TAS5504 Datasheet(HTML) 6 Page - Texas Instruments

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 6 / 96 page
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List of Illustrations
vi
October 2004
SLES123
List of Illustrations
Figure
Title
Page
1−1 TAS5504 Functional Structure
1
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1−2 TAS5504 DAP Architecture With I2C Registers (Fs ≤ 96 kHz)
11
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1−3 TAS5504 Architecture With I2C Registers (Fs = 176.4 kHz or Fs = 192 kHz)
11
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1−4 TAS5504 Detailed Channel Processing
12
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1−5 5.23 Format
12
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1−6 Conversion Weighting Factors—5.23 Format to Floating Point
13
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1−7 Alignment of 5.23 Coefficient in 32-Bit I2C Word
13
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1−8 25.23 Format
14
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1−9 Alignment of 5.23 Coefficient in 32-Bit I2C Word
14
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1−10 Alignment of 25.23 Coefficient in Two 32-Bit I2C Words
15
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1−11 TAS5504 Digital Audio Processing
15
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1−12 Input Crossbar Mixer
16
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1−13 Biquad Filter Structure
17
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1−14 Auto Mute Threshold
19
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1−15 Loudness Compensation Functional Block Diagram
20
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1−16 Loudness Example Plots
21
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1−17 DRC Positioning in TAS5504 Processing Flow
23
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1−18 Dynamic Range Compression (DRC) Transfer Function Structure
23
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1−19 TAS5504 Attack and Decay Definition
25
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1−20 Output Mixers
28
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1−21 De-emphasis Filter Characteristics
29
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1−22 Power Supply and Digital Gains (Log Space)
30
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1−23 Power Supply and Digital Gains (Linear Space)
30
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1−24 Block Diagrams of Typical Systems Requiring TAS5504 Automatic AM Interference
Avoidance Circuit
31
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3−1 Slave Mode Serial Data Interface Timing
45
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3−2 SCL and SDA Timing
46
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3−3 Start and Stop Conditions Timing
46
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3−4 Reset Timing
47
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3−5 Power-Down Timing
47
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3−6 Error Recovery Timing
48
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3−7 Mute Timing
48
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3−8 HP_SEL Timing
49
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3−9I2S Format 64 Fs Format
50
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3−10 Left Justified 64 Fs Format
51
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−11 Right Justified 64 Fs Format
52
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4−1 Typical I2C Sequence
53
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4−2 Single Byte Write Transfer
54
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−3 Multiple Byte Write Transfer
54
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−4 Single Byte Read Transfer
55
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4−5 Multiple Byte Read Transfer
55
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