HYS72T[256/128/64][0/2][0/2]0[G/H]R-[5/3.7]-A

Registered DDR2 SDRAM Modules

Data Sheet

11

Rev. 0.85, 2004-04

Preliminary

Block Diagrams (cont’d)

2.4 256M x 72 (2 GByte) two rank DDR2 SDRAM DIMM Modules (x4 components)

HYS72T256020[G/H] / HYS72T256220[G/H]

RS0

VSS

DQS0

DQS0

DQS1

DQS1

DQS2

DQS2

DQS3

DQS3

DQS4

DQS4

DQS5

DQS5

DQS6

DQS6

DQS7

DQS7

DQS8

DQS8

DQ3

DQ0

DQ1

DQ2

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DQ19

DQ16

DQ17

DQ18

DQ11

DQ8

DQ9

DQ10

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DQ35

DQ32

DQ33

DQ34

DQ43

DQ40

DQ41

DQ42

DQ51

DQ48

DQ49

DQ50

DQ59

DQ56

DQ57

DQ58

CB3

CB0

CB1

CB2

DQ27

DQ24

DQ25

DQ26

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DQS9

DQS9

DQ15

DQ12

DQ13

DQ14

DQ23

DQ20

DQ21

DQ22

DQ31

DQ28

DQ29

DQ30

DQS10

DQS10

DQS11

DQS11

DQS12

DQS12

DQS13

DQS13

DQS14

DQS14

DQS15

DQS15

DQS16

DQS16

DQS17

DQS17

DQ7

DQ4

DQ5

DQ6

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

DM

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS

DQS

RS1

D0-0

D0-1

D1-0

D1-1

D2-0

D2-1

D3-0

D3-1

D4-0

D4-1

D5-0

D5-1

D6-0

D6-1

D7-0

D7-1

D8-0

D8-1

D9-0

D9-1

D10-0

D10-1

D11-0

D11-1

D12-0

D12-1

D13-0

D13-1

D14-0

D14-1

DQ39

DQ36

DQ37

DQ38

DQ47

DQ44

DQ45

DQ46

DQ55

DQ52

DQ53

DQ54

D15-0

D15-1

D16-0

D16-1

DQ63

DQ60

DQ61

DQ62

CB7

CB4

CB5

CB6

D17-0

D17-1

A0

Serial PD

A1

A2

SA0 SA1 SA2

SCL

SDA

WP

VDD,

V SS

D0 - D17

VDDQ

VREF

VDDSPD

Serial PD

D0 - D17

D0 - D17

CK 0

CK 0

P

L

L

PCK0-PCK6,

PCK8,PCK9

CK : SDRAMs D0-D17

RESET

OE

PCK7 -> CK : Register

PCK7 > CK

PCK0-PCK6,

PCK8,PCK9

CK : SDRAMs D0-D17

CKE0

RCK E0 -> CKE :SDRAMs

BA 0-BA1

A0 -A13

RAS

CS1 *

CAS

WE

1:2

R

E

G

I

S

T

E

R

RB A0 -RBA1 -> BA 0-BA1 : SDRAMs D0~D17

RA0 -RA 13-> A0 -A 13: SDR A Ms

RR A S -> RAS : SD RAMs

RS1 -> C S : SDRAMs

RC AS -> C A S: SD RAMs

RW E -> WE : SD RAMs

CS0 *

RS0 -> C S : SDRAMs D0-0 ~ D17-0

D0~D17

D0~D17

D0~D17

D0~D17

PCK7

RST

RESET

PCK 7

ODT0

RODT0 -> ODT : SDRAMs

CKE1

RCK E1 -> CKE :SDRAMs

ODT1

RODT1 -> ODT :SDRAMs

*) CS0 connects to CRS, CS1 connects to CSR on a Register. CS1 connects to DCS and CS0 connects to CSR on another Register.

RESET, PCK7 and PCK7 connect to bother Registers. Other signals connect to one of two Registers.

Notes:

1. DQ-to-I/O wiring may be changed within a nibble.

2. Unless otherwise noted, resistors values are 22 Ohms

D0-1 ~ D17-1

D0-0 ~ D17-0

D0-0 ~ D17-0

D0-1 ~ D17-1

D0-1 ~ D17-1

: Register