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AN2797

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Doc ID 14841 Rev 1

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1

Power integrity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

1.1

PCB stack up . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

1.2

Via padstack . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

1.3

Part orientation and placement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

1.4

Ground and power supply connections . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

2

DDR memory interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

2.1

DRAM power decoupling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

2.2

Data signal routing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

2.3

Trace length matching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

2.4

Trace length matching, dual DRAM configuration . . . . . . . . . . . . . . . . . . 10

2.5

Return path integrity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

2.6

Clock routing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

2.7

Vref routing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

2.8

Observability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

3

USB interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

3.1

USB routing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

3.2

USB decoupling and reference resistor . . . . . . . . . . . . . . . . . . . . . . . . . . 15

3.3

USB Device Vbus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

4

GPIO and CLD interface considerations . . . . . . . . . . . . . . . . . . . . . . . . 17

5

Using an external clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

5.0.1

External clock signal requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

5.0.2

Voltage translation of external clock . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

5.0.3

TDR test traces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

5.0.4

Layer order check . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

Appendix A

Low-inductance decoupling capacitor layout . . . . . . . . . . . . . . . . . 20

A.1

0402 compact land pattern . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

A.2

Low inductance layout for decoupling capacitors . . . . . . . . . . . . . . . . . . . 21