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TMS320C6410 Datasheet(PDF) 7 Page - Texas Instruments |
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TMS320C6410 Datasheet(HTML) 7 Page - Texas Instruments |
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7 / 146 page  Figures 7 April 2004 − Revised January 2006 SPRS247F List of Figures Figure Page 2−1 GTS and ZTS BGA Packages (Bottom View) 14 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2−2 Functional Block Diagram 18 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2−3 TMS320C64xE CPU (DSP Core) Data Paths 21 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2−4 TMS320C6413 L2 Architecture Memory Configuration 24 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2−5 TMS320C6410 L2 Architecture Memory Configuration 25 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2−6 CPU and Peripheral Signals 42 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2−7 Peripheral Signals 43 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−1 Peripheral Configuration Register (PERCFG) [Address Location: 0x01B3F000] 50 . . . . . . . . . . . . . . . . . . 3−2 Peripheral Enable/Disable Flow Diagram 52 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−3 PCFGLOCK Register Diagram [Address Location: 0x01B3 F018] − Read/Write Accesses 53 . . . . . . . . . 3−4 Device Status Register (DEVSTAT) Description − 0x01B3 F004 54 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−5 JTAG ID Register Description − TMS320C6413/C6410 Register Value − 0x0007 902F 55 . . . . . . . . . . . . 3−6 Configuration Example A . . . (HPI16 + 2 McASPs + 2 McBSPs +2 I2Cs + EMIF + 3 Timers + GPIO) 58 . . . . . . . . . . . . . . . . . . . . . . 3−7 TMS320C6413/C6410 DSP Device Nomenclature 73 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−1 External PLL Circuitry for Either PLL Multiply Modes or x1 (Bypass) Mode 76 . . . . . . . . . . . . . . . . . . . . . . 4−2 McASP0 and McASP1 Configuration 81 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−3 I2Cx Module Block Diagram 83 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−4 GPIO Enable Register (GPEN) [Hex Address: 01B0 0000] 84 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−5 GPIO Direction Register (GPDIR) [Hex Address: 01B0 0004] 85 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−6 Power-Down Mode Logic 86 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−7 PWRD Field of the CSR Register 87 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−8 Schottky Diode Diagram 89 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6−1 Test Load Circuit for AC Timing Measurements 95 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6−2 Input and Output Voltage Reference Levels for AC Timing Measurements 95 . . . . . . . . . . . . . . . . . . . . . . 6−3 Rise and Fall Transition Time Voltage Reference Levels 95 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6−6 Board-Level Input/Output Timings 97 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7−1 CLKIN Timing 98 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7−2 CLKOUT4 Timing 99 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7−3 CLKOUT6 Timing 99 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7−4 AECLKIN Timing for EMIFA 100 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7−5 AECLKOUT1 Timing for the EMIFA Module 100 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7−6 AECLKOUT2 Timing for the EMIFA Module 101 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7−7 Asynchronous Memory Read Timing for EMIFA 103 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7−8 Asynchronous Memory Write Timing for EMIFA 104 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . |
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