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HYMD264G726B8-K Datasheet(PDF) 3 Page - Hynix Semiconductor |
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HYMD264G726B8-K Datasheet(HTML) 3 Page - Hynix Semiconductor |
3 / 16 page HYMD264G726B(L)8-M/K/H/L Rev. 0.1/Oct. 02 3 FUNCTIONAL BLOCK DIAGRAM /RCS1 . . DQS0 /RCS0 DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 D0 /CS DM DM0 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS /CS DM DQS D9 DQ8 DQ9 DQ10 DQ11 DQ12 DQ13 DQ14 DQ15 D1 /CS DM DM1 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS /CS DM DQS D10 DQ16 DQ17 DQ18 DQ19 DQ20 DQ21 DQ22 DQ23 D2 /CS DM DM2 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS /CS DM DQS D11 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQ24 DQ25 DQ26 DQ27 DQ28 DQ29 DQ30 DQ31 D3 /CS DM DM3 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS /CS DM DQS D12 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQ32 DQ33 DQ34 DQ35 DQ36 DQ37 DQ38 DQ39 D4 /CS DM DM4 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS /CS DM DQS D13 DQ40 DQ41 DQ42 DQ43 DQ44 DQ45 DQ46 DQ47 D5 /CS DM DM5 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS /CS DM DQS D14 DQ48 DQ49 DQ50 DQ51 DQ52 DQ53 DQ54 DQ55 D6 /CS DM DM6 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS /CS DM DQS D15 DQ56 DQ57 DQ58 DQ59 DQ60 DQ61 DQ62 DQ63 D7 /CS DM DM7 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS /CS DM DQS D16 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS4 DQS5 DQS6 DQS7 DQS1 DQS2 DQS3 CB0 CB1 CB2 CB3 CB4 CB5 CB6 CB7 D8 /CS DM DM8 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS /CS DM DQS D17 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS8 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 Notes: 1. DQ-to-I/O wiring may be changed within a byte 2. DQ/DQS/DM/CKE/S relationships must be maintained as shown. 3. DQ/DQS resistors should be 18 Ohms. 4. VDDID strap connections(for memory device VDD, VDDQ); Strap out :(open) : VDD=VDDQ Strap In (Vss) : VDD=VDDQ 5. /RS0 and /RS1 alternate btw the back and front sides of the DIMM 6. Address and control resistors should be 22 Ohms SCL Serial PD A0 A1 A2 SA0 SA1 SA2 WP SDA /RCS0 -->/CS0 : SDRAMs D0-D8 /RCS1-->/CS1 : SDRAMs D9 - D17 RBA0-RBA1--> : BA0-BA1:SDRAMs D0-D17 RA0 -R A12 -->A0 - A12 : SDRAMs D0 - D17 /RRAS --> /RAS : SDRAMs D0 - D17 /RCAS --> /CAS : SDRAMs D0 - D17 RCKE0 --> CKE : SDRAMs D0 - D8 RCKE1 --> CKE : SDRAMs D9-D17 /RWE --> /WE : SDRAMs D0 - D17 /CS0 /CS1 BA0-BA1 A0-A12 /RAS /CAS CKE0 CKE1 /WE R E G PCK /PCK /RESET CK0, /CK0 --------- PLL* * Wire per clock loading table/wiring diagrams . VDDSPD VREF VSS VDDID D0 - D17 D0 - D17 D0 - D17 D0 - D17 = . = . . = . . . .. Strap:see Note 4 VDD SPD VDDQ = . . /RCS1 . . DQS0 /RCS0 DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 D0 /CS DM DM0 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS /CS DM DQS D9 DQ8 DQ9 DQ10 DQ11 DQ12 DQ13 DQ14 DQ15 D1 /CS DM DM1 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS /CS DM DQS D10 DQ16 DQ17 DQ18 DQ19 DQ20 DQ21 DQ22 DQ23 D2 /CS DM DM2 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS /CS DM DQS D11 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQ24 DQ25 DQ26 DQ27 DQ28 DQ29 DQ30 DQ31 D3 /CS DM DM3 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS /CS DM DQS D12 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQ32 DQ33 DQ34 DQ35 DQ36 DQ37 DQ38 DQ39 D4 /CS DM DM4 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS /CS DM DQS D13 DQ40 DQ41 DQ42 DQ43 DQ44 DQ45 DQ46 DQ47 D5 /CS DM DM5 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS /CS DM DQS D14 DQ48 DQ49 DQ50 DQ51 DQ52 DQ53 DQ54 DQ55 D6 /CS DM DM6 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS /CS DM DQS D15 DQ56 DQ57 DQ58 DQ59 DQ60 DQ61 DQ62 DQ63 D7 /CS DM DM7 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS /CS DM DQS D16 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS4 DQS5 DQS6 DQS7 DQS1 DQS2 DQS3 CB0 CB1 CB2 CB3 CB4 CB5 CB6 CB7 D8 /CS DM DM8 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS /CS DM DQS D17 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS8 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 Notes: 1. DQ-to-I/O wiring may be changed within a byte 2. DQ/DQS/DM/CKE/S relationships must be maintained as shown. 3. DQ/DQS resistors should be 18 Ohms. 4. VDDID strap connections(for memory device VDD, VDDQ); Strap out :(open) : VDD=VDDQ Strap In (Vss) : VDD=VDDQ 5. /RS0 and /RS1 alternate btw the back and front sides of the DIMM 6. Address and control resistors should be 22 Ohms SCL Serial PD A0 A1 A2 SA0 SA1 SA2 WP SDA /RCS0 -->/CS0 : SDRAMs D0-D8 /RCS1-->/CS1 : SDRAMs D9 - D17 RBA0-RBA1--> : BA0-BA1:SDRAMs D0-D17 RA0 -R A12 -->A0 - A12 : SDRAMs D0 - D17 /RRAS --> /RAS : SDRAMs D0 - D17 /RCAS --> /CAS : SDRAMs D0 - D17 RCKE0 --> CKE : SDRAMs D0 - D8 RCKE1 --> CKE : SDRAMs D9-D17 /RWE --> /WE : SDRAMs D0 - D17 /CS0 /CS1 BA0-BA1 A0-A12 /RAS /CAS CKE0 CKE1 /WE R E G PCK /PCK /RESET CK0, /CK0 --------- PLL* * Wire per clock loading table/wiring diagrams . VDDSPD VREF VSS VDDID D0 - D17 D0 - D17 D0 - D17 D0 - D17 = . = . . = . . . .. Strap:see Note 4 VDD SPD VDDQ = . . DQS0 /RCS0 DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 D0 /CS DM DM0 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS /CS DM DQS D9 DQ8 DQ9 DQ10 DQ11 DQ12 DQ13 DQ14 DQ15 D1 /CS DM DM1 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS /CS DM DQS D10 DQ16 DQ17 DQ18 DQ19 DQ20 DQ21 DQ22 DQ23 D2 /CS DM DM2 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS /CS DM DQS D11 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQ24 DQ25 DQ26 DQ27 DQ28 DQ29 DQ30 DQ31 D3 /CS DM DM3 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS /CS DM DQS D12 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQ32 DQ33 DQ34 DQ35 DQ36 DQ37 DQ38 DQ39 D4 /CS DM DM4 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS /CS DM DQS D13 DQ40 DQ41 DQ42 DQ43 DQ44 DQ45 DQ46 DQ47 D5 /CS DM DM5 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS /CS DM DQS D14 DQ48 DQ49 DQ50 DQ51 DQ52 DQ53 DQ54 DQ55 D6 /CS DM DM6 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS /CS DM DQS D15 DQ56 DQ57 DQ58 DQ59 DQ60 DQ61 DQ62 DQ63 D7 /CS DM DM7 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS /CS DM DQS D16 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS4 DQS5 DQS6 DQS7 DQS1 DQS2 DQS3 CB0 CB1 CB2 CB3 CB4 CB5 CB6 CB7 D8 /CS DM DM8 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS /CS DM DQS D17 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS8 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 Notes: 1. DQ-to-I/O wiring may be changed within a byte 2. DQ/DQS/DM/CKE/S relationships must be maintained as shown. 3. DQ/DQS resistors should be 18 Ohms. 4. VDDID strap connections(for memory device VDD, VDDQ); Strap out :(open) : VDD=VDDQ Strap In (Vss) : VDD=VDDQ 5. /RS0 and /RS1 alternate btw the back and front sides of the DIMM 6. Address and control resistors should be 22 Ohms SCL Serial PD A0 A1 A2 SA0 SA1 SA2 WP SDA /RCS0 -->/CS0 : SDRAMs D0-D8 /RCS1-->/CS1 : SDRAMs D9 - D17 RBA0-RBA1--> : BA0-BA1:SDRAMs D0-D17 RA0 -R A12 -->A0 - A12 : SDRAMs D0 - D17 /RRAS --> /RAS : SDRAMs D0 - D17 /RCAS --> /CAS : SDRAMs D0 - D17 RCKE0 --> CKE : SDRAMs D0 - D8 RCKE1 --> CKE : SDRAMs D9-D17 /RWE --> /WE : SDRAMs D0 - D17 /CS0 /CS1 BA0-BA1 A0-A12 /RAS /CAS CKE0 CKE1 /WE R E G PCK /PCK /RESET CK0, /CK0 --------- PLL* * Wire per clock loading table/wiring diagrams . VDDSPD VREF VSS VDDID D0 - D17 D0 - D17 D0 - D17 D0 - D17 = . = . . = . . . .. Strap:see Note 4 VDD SPD VDDQ = . . |
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