HYMD232G726AL8M-H datasheet(3/16 Pages) HYNIX

Part #	HYMD232G726AL8M-H

Description	Low Profile Registered DDR SDRAM DIMM

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Manufacturer	HYNIX [Hynix Semiconductor]

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HYMD232G726A(L)8M-M/K/H/L

Rev. 0.2/May. 02

3

FUNCTIONAL BLOCK DIAGRAM

D0

/CS

DM

DM0

DQS

DQS0

D1

/CS

DM

DM1

DQS

DQS1

D2

/CS

DM

DM2

DQS

DQS2

/CS

DM

DM3

D3

DQS

DQS3

D4

CS

DM

DM4

DQS

D5

/CS

DM

DM5

DQS

DQS5

D6

/CS

DM

DM6

DQS

DQS6

D7

/CS

DM

DM7

DQS

DQS7

D4

DM

DQS

DQS4

/RCS0

Notes:

1. DQ-to-I/O wiring may be changed within a byte

2. DQ/DQS/DM/CKE/CS relationships must be

maintained as shown.

3. DQ/DQS resistors should be 22 Ohms.

4. VDDID strap connections(for memory device VDD, VDDQ);

Strap out :(open) : VDD=VDDQ

Strap In (Vss) : VDD=VDDQ

5. SDRAM placement alternates btw the back and

front sides for the DIMM

6. Address and control resistors should be 22 Ohms

SCL

Serial PD

A0

A1

A2

SA0

SA1

SA2

WP

SDA

/CS

DM

DM8

CB0

CB1

CB2

CB3

CB4

CB5

CB6

CB7

D8

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

DQS8

/RCS0 -->/S0 : SDRAMs D0-D8

RBA0-RBA1 -->BA0-BA1 : SDRAMs D0 - D8

RA0 -RA12 -->A0 - A12 : SDRAMs D0 - D8

/RRAS --> /RAS : SDRAMs D0 - D8

/RCAS --> /CAS : SDRAMs D0 - D8

RCKE0 --> CKE : SDRAMs D0 - D8

/RWE --> /WE : SDRAMs D0 - D8

/CS0

BA0-BA1

A0-A12

/RAS

/CAS

CKE0

/WE

R

E

G

PCK

/PCK

/RESET

CK0, /CK0 --------- PLL*

* Wire per clock loading table/wiring diagrams

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

.

VDDSPD

VREF

VSS

VDDID

D0 - D8

=

.

=

.

. =

.

..

Strap:see Note 4

VDD

SPD

VDDQ

=

.

D0

/CS

DM

DM0

DQS

DQS0

D1

/CS

DM

DM1

DQS

DQS1

D2

/CS

DM

DM2

DQS

DQS2

/CS

DM

DM3

D3

DQS

DQS3

D4

CS

DM

DM4

DQS

D5

/CS

DM

DM5

DQS

DQS5

D6

/CS

DM

DM6

DQS

DQS6

D7

/CS

DM

DM7

DQS

DQS7

D4

DM

DQS

DQS4

/RCS0

Notes:

1. DQ-to-I/O wiring may be changed within a byte

2. DQ/DQS/DM/CKE/CS relationships must be

maintained as shown.

3. DQ/DQS resistors should be 22 Ohms.

4. VDDID strap connections(for memory device VDD, VDDQ);

Strap out :(open) : VDD=VDDQ

Strap In (Vss) : VDD=VDDQ

5. SDRAM placement alternates btw the back and

front sides for the DIMM

6. Address and control resistors should be 22 Ohms

SCL

Serial PD

A0

A1

A2

SA0

SA1

SA2

WP

SDA

/CS

DM

DM8

CB0

CB1

CB2

CB3

CB4

CB5

CB6

CB7

D8

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

DQS8

/RCS0 -->/S0 : SDRAMs D0-D8

RBA0-RBA1 -->BA0-BA1 : SDRAMs D0 - D8

RA0 -RA12 -->A0 - A12 : SDRAMs D0 - D8

/RRAS --> /RAS : SDRAMs D0 - D8

/RCAS --> /CAS : SDRAMs D0 - D8

RCKE0 --> CKE : SDRAMs D0 - D8

/RWE --> /WE : SDRAMs D0 - D8

/CS0

BA0-BA1

A0-A12

/RAS

/CAS

CKE0

/WE

R

E

G

PCK

/PCK

/RESET

CK0, /CK0 --------- PLL*

* Wire per clock loading table/wiring diagrams

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

.

VDDSPD

VREF

VSS

VDDID

D0 - D8

=

.

=

.

. =

.

..

Strap:see Note 4

VDD

SPD

VDDQ

=

.

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