Rev. 0.2 / May. 2008

1

240pin DDR2 VLP Registered DIMMs

FUNCTIONAL BLOCK DIAGRAM

1GB(128Mbx72) : HYMP112P72CP8L

DQ1

DQ2

DQS0

DQS0

DM0,DQS9

DQS9

DQ3

DQ4

DQ5

DQ6

DQ7

I/O 5

I/O 6

I/O 4

I/O 3

I/O 2

I/O 1

/DQS

RDQS RDQS

I/O 0

DM/ NU/ /CS DQS

I/O 7

DQ0

DQ33

DQ34

DQS4

DQS4

DM4,DQS13

DQS13

DQ35

DQ36

DQ37

DQ38

DQ39

I/O 5

I/O 6

I/O 4

I/O 3

I/O 2

I/O 1

/DQS

RDQS RDQS

I/O 0

DM/ NU/ /CS DQS

I/O 7

DQ32

RS0

DQ9

DQ10

DQS1

DQS1

DM1,DQS10

DQS10

DQ11

DQ12

DQ13

DQ14

DQ15

I/O 5

I/O 6

I/O 4

I/O 3

I/O 2

I/O 1

/DQS

RDQS RDQS

I/O 0

DM/ NU/ /CS DQS

I/O 7

DQ8

DQ41

DQ42

DQS5

DQS5

DM5,DQS14

DQS14

DQ43

DQ44

DQ45

DQ46

DQ47

I/O 5

I/O 6

I/O 4

I/O 3

I/O 2

I/O 1

/DQS

RDQS RDQS

I/O 0

DM/ NU/ /CS DQS

I/O 7

DQ40

D0

D4

D1

D5

DQ17

DQ18

DQS2

DQS2

DM2,DQS11

DQS11

DQ19

DQ20

DQ21

DQ22

DQ23

I/O 5

I/O 6

I/O 4

I/O 3

I/O 2

I/O 1

/DQS

RDQS RDQS

I/O 0

DM/ NU/ /CS DQS

I/O 7

DQ16

DQ49

DQ50

DQS6

DQS6

DM6,DQS15

DQS15

DQ51

DQ52

DQ53

DQ54

DQ55

I/O 5

I/O 6

I/O 4

I/O 3

I/O 2

I/O 1

/DQS

RDQS RDQS

I/O 0

DM/ NU/ /CS DQS

I/O 7

DQ48

D2

D6

DQ25

DQ26

DQS3

DQS3

DM3,DQS12

DQS12

DQ27

DQ28

DQ29

DQ30

DQ31

I/O 5

I/O 6

I/O 4

I/O 3

I/O 2

I/O 1

/DQS

RDQS RDQS

I/O 0

DM/ NU/ /CS DQS

I/O 7

DQ24

DQ57

DQ58

DQS7

/DQS7

DM7,DQS16

DQS16

DQ59

DQ60

DQ61

DQ62

DQ63

I/O 5

I/O 6

I/O 4

I/O 3

I/O 2

I/O 1

/DQS

RDQS RDQS

I/O 0

DM/ NU/ /CS DQS

I/O 7

DQ56

D3

D7

CB1

CB2

DQS8

DQS8

DM8,DQS17

DQS17

CB3

CB4

CB5

CB6

CB7

I/O 5

I/O 6

I/O 4

I/O 3

I/O 2

I/O 1

/DQS

RDQS RDQS

I/O 0

DM/ NU/ /CS DQS

I/O 7

CB0

D8

S0*

BA0- BA2**

A0- A15**

RAS

CAS

WE

CKE0

ODT0

/RS0 to /CS-> /CS: SRAMSs D0-D8

RBA0 to RBA2->BA0-BA2: SDRAMs D0-D8***

/RA0-RA15->A0-A15: SDRAMs D0- D8***

/RRAS-> /RAS: SDRAMs D0-D8

/RCAS ->/CAS: SDRAMs D0-D8

/RWE ->/WE : SDRAMs D0-D8

RCKE0-> CKE0: SDRAMs D0-D8

RODT0-> ODT0: SDRAMs D0-D8

/RESET

RST

R

E

G

I

S

T

E

R

PCK7

/PCK7

CK0

CK0

RESET

P

L

L

OE

PCK0-PCK6, PCK8, PKC9 → CK: SDRAMs D0-D8

PCK0-PCK6, PCK8, PCK9 → CK: SDRAMs D0-D8

PCK7 → CK: Register

PCK7 → CK: Resgister

SDA

SCL

WP A0 A1 A2

SA0SA1 SA2

Serial PD

Register

PAR_IN

PAR_IN

C1

C0

PRO

QERR

Vss

Vss

Err_Out

100K ohms

Signals for Address and Command Parity Function (Raw Card F, F and AC)

Note:

1.DQ-to-I/O wiring may be changed within a byte.

2.Unless otherwise noted, resistor values are 22 Ohms +/-5%.

The resistors on Par_In, A13, A14, A15, BA2 and the

signal line of Err_Out refer to the section:

“Register Options for unused Address inputs”

* S0 connects to DCS and VDD connects to CSR on the register. S1, CKE1 and ODT1 are NC

** A13-15, BA2 have the optional pull down resistors(100K ohms), which is not indicated here.

*** For Rqw Card R and A Co, post register A14, A15 and BA2 are not connected to the SDRAMs.

And for Raw Card AC1, post register A14 and A15 are not connected to the SDRAMs.

1:1

Serial PD

D0–D8

D0–D8

D0-D8