HYMD264726DP8-K datasheet(8/30 Pages) HYNIX

Part #	HYMD264726DP8-K

Description	1184pin Unbuffered DDR SDRAM DIMMs

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Manufacturer	HYNIX [Hynix Semiconductor]

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Rev. 1.2 / May. 2005

8

1184pin Unbuffered DDR SDRAM DIMMs

512MB, 64M x 72 ECC Unbuffered DIMM: HYMD264726D[P]8[J]

Note :

1. DQ-to-I/O wiring is shown as

recommended

but may be changed.

2. DQ/DQS/DM/CKE/S relationships

must be maintained as shown.

3. DQ,DQS,DM/DQS resistors

: 22 Ohms ? 5%

4. VDDID strap connections

(for memory device VDD,VDDQ) :

STRAP OUT (OPEN) : VDD = VDDQ

STRAP IN (VSS) : VDD ≠ VDDQ

5. BAx, Ax, /RAS, /CAS, /WE

resistors : 3 Ohms ? 5%

DM

/S

DQS

D8

DM

/S

DQS

D9

DM

/S

DQS

DM

/S

DQS

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DM

/S

DQS

D0

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

DM

/S

DQS

D1

DM

/S

DQS

D2

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

DM

/S

DQS

DQ32

DQ33

DQ35

DQ36

DQ37

DQ38

DQ39

DM

/S

DQS

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

DM

/S

DQS

D5

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

DM

/S

DQS

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

DM

/S

DQS

D7

DM0

DQS0

DM4

DQS4

DQ8

DQ9

DM1

DQS1

DM2

DQS2

DM3

DQS3

DM7

DQS7

DM6

DQS6

DM5

DQS5

/S0

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

DM

/S

DQS

D13

DM

/S

DQS

D15

DM

/S

DQS

D10

/S1

D11

D3

D14

D6

D4

D12

DM

/S

DQS

D12

DQ34

I/O0

I/O1

I/O2

I/O3

I/O4

I/O5

I/O6

I/O7

I/O0

I/O1

I/O2

I/O3

I/O4

I/O5

I/O6

I/O7

I/O0

I/O1

I/O2

I/O3

I/O4

I/O5

I/O6

I/O7

I/O0

I/O1

I/O2

I/O3

I/O4

I/O5

I/O6

I/O7

I/O0

I/O1

I/O2

I/O3

I/O4

I/O5

I/O6

I/O7

I/O0

I/O1

I/O2

I/O3

I/O4

I/O5

I/O6

I/O7

I/O0

I/O1

I/O2

I/O3

I/O4

I/O5

I/O6

I/O7

I/O0

I/O1

I/O2

I/O3

I/O4

I/O5

I/O6

I/O7

I/O0

I/O1

I/O2

I/O3

I/O4

I/O5

I/O6

I/O7

I/O0

I/O1

I/O2

I/O3

I/O4

I/O5

I/O6

I/O7

I/O0

I/O1

I/O2

I/O3

I/O4

I/O5

I/O6

I/O7

I/O0

I/O1

I/O2

I/O3

I/O4

I/O5

I/O6

I/O7

I/O0

I/O1

I/O2

I/O3

I/O4

I/O5

I/O6

I/O7

I/O0

I/O1

I/O2

I/O3

I/O4

I/O5

I/O6

I/O7

I/O0

I/O1

I/O2

I/O3

I/O4

I/O5

I/O6

I/O7

I/O0

I/O1

I/O2

I/O3

I/O4

I/O5

I/O6

I/O7

DM

/S

DQS

CB0

CB1

CB2

CB3

CB4

CB5

CB6

CB7

DM

/S

DQS

DM8

DQS8

D17

D8

I/O0

I/O1

I/O2

I/O3

I/O4

I/O5

I/O6

I/O7

I/O0

I/O1

I/O2

I/O3

I/O4

I/O5

I/O6

I/O7

A0-A13

/RAS

/CAS

CKE0

CKE1

/WE

A0-A13-> : SDRAMs D0-D17

/RAS : SDRAMs D0-D17

/CAS : SDRAMs D0-D17

CKE : SDRAMs D8-D17

CKE : SDRAMs D0-D8

/WE : SDRAMs D0-D17

BA0-BA1

BA0-BA1-> : SDRAMs D0-D17

WP

A0

SCL

A1

A2

SDA

SA0 SA1 SA2

Serial PD

* Clock Wiring

Clock Input

SDRAMs

*CK0,/CK0

6 SDRAMs

*CK1,/CK1

6 SDRAMs

*CK2,/CK2

6 SDRAMs

* Wire per Clock Loading

Table/Wiring Diagrams

VDDSPD

VREF

VSS

SPD

DO-D15

Strap:see Note 4

VDD/

VDDQ

VDDID

DO-D15

FUNCTIONAL BLOCK DIAGRAM

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