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PCI2050 Datasheet(PDF) 6 Page - Texas Instruments |
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6 / 81 page  iv 3.16.2 Transaction Forwarding Control 3–15 . . . . . . . . . . . . . . . . . . . . . . . 3.17 PCI Power Management 3–15 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.17.1 Behavior in Low Power States 3–15 . . . . . . . . . . . . . . . . . . . . . . . . 4 Bridge Configuration Header 4–1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.1 Vendor ID Register 4–2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.2 Device ID Register 4–2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.3 Command Register 4–3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.4 Status Register 4–4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.5 Revision ID Register 4–5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.6 Class Code Register 4–5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.7 Cache Line Size Register 4–5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.8 Primary Latency Timer Register 4–6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.9 Header Type Register 4–6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.10 BIST Register 4–6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.11 Base Address Register 0 4–7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.12 Base Address Register 1 4–7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.13 Primary Bus Number Register 4–7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.14 Secondary Bus Number Register 4–8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.15 Subordinate Bus Number Register 4–8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.16 Secondary Bus Latency Timer Register 4–8 . . . . . . . . . . . . . . . . . . . . . . . . 4.17 I/O Base Register 4–9 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.18 I/O Limit Register 4–9 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.19 Secondary Status Register 4–10 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.20 Memory Base Register 4–11 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.21 Memory Limit Register 4–11 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.22 Prefetchable Memory Base Register 4–11 . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.23 Prefetchable Memory Limit Register 4–12 . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.24 Prefetchable Base Upper 32 Bits Register 4–12 . . . . . . . . . . . . . . . . . . . . . . 4.25 Prefetchable Limit Upper 32 Bits Register 4–13 . . . . . . . . . . . . . . . . . . . . . . 4.26 I/O Base Upper 16 Bits Register 4–13 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.27 I/O Limit Upper 16 Bits Register 4–13 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.28 Capability Pointer Register 4–14 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.29 Expansion ROM Base Address Register 4–14 . . . . . . . . . . . . . . . . . . . . . . . . 4.30 Interrupt Line Register 4–14 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.31 Interrupt Pin Register 4–15 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.32 Bridge Control Register 4–15 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 Extension Registers 5–1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5.1 Chip Control Register 5–1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5.2 Extended Diagnostic Register 5–2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5.3 Arbiter Control Register 5–3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5.4 P_SERR Event Disable Register 5–4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5.5 GPIO Output Data Register 5–5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5.6 GPIO Output Enable Register 5–5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5.7 GPIO Input Data Register 5–6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . |
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