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SC28L202 Datasheet(PDF) 4 Page - NXP Semiconductors

Part No. SC28L202
Description  Dual universal asynchronous receiver/transmitter DUART
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 4 page
background image
Philips Semiconductors
Objective specification
SC28L202
Dual universal asynchronous receiver/transmitter
(DUART)
2000 Feb 10
iii
Registers of the Arbitrating Interrupt System and Bidding control
36
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ICR – Interrupt Control Register
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UCIR – Update CIR
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CIR – Current Interrupt Register
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IVR – Interrupt Vector Register
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Modification of the IVR
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GICR – Global Interrupting Channel Register
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GIBCR – Global Interrupting Byte Count Register
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GITR – Global Interrupting Type Register
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GRxFIFO – Global RxFIFO Register
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GTxFIFO – Global TxFIFO Register
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BCRBRK – Bidding Control Register – Break Change, A and B
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BCRCOS – Bidding Control Register – Change of State, A and B
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BCRx – Bidding Control Register – Xon/Xoff, A and B
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BCRA – Bidding Control Register – Address, A and B
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BCR C/T – Bidding Control Register –C/T, 0 and 1
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BCRLBE – Bidding Control Register – Received Loop Back Error
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Registers of the I/O ports
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IPCRL – Input Port Change Register Lower Nibble, A and B (n = A for A, n = B for B)
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IPCRU – Input Port Change Register Upper Nibble, A and B (n = A for A, n = B for B)
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IPR – Input Port Register, A and B (n = A for A, n = B for B)
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IPCE – Input Change Detect Enable, A and B (n = A for A, n = B for B)
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I/OPCR 0 – I/O Port Configuration Register
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I/OPCR 1 – I/O Port Configuration Register
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I/OPCR 2 – I/O Port Configuration Register
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I/OPCR 3 – I/O Port Configuration Register
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SOPR A and SOPR B – Set the Output Port Bits (OPR A and OPR B)
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ROPR A and ROPR B – Reset ROPR Output Port Bits (OPR A and OPR B)
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OPR – Output Port Register, A and B (n = A for A, n = B for B)
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THE REGISTERS FOR COMPATIBILITY WITH PREVIOUS DUARTS
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REGISTER DESCRIPTIONS Mode Registers
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MR1 Mode Register 1
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MR1 A[7] – Channel A Receiver Request–to–Send Control (Flow Control)
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MR1[6] – Receiver interrupt control bit 1. See description under MR0[6].
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MR1 A[5] – Channel A Error Mode Select
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MR1 A[4:3| – Channel A Parity Mode Select
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MR1 A[2] – Channel A Parity Type Select
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MR1 A[1:0] – Channel A Bits Per Character Select
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MR2 Mode Register 2
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SR Status Register
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SR A[7] – Received Break
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SR A[6] – Channel A Framing Error
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SR A[5] – Channel A Parity Error
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SR A[4] – Channel A Overrun Error
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SR A[3] – Channel A Transmitter Empty (TxEMT A)
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SR A[2] – Channel A Transmitter Ready (TxRDY A)
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SR A[1] – Channel A FIFO Full (FFULL A)
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SR A[0] – Channel A Receiver Ready (RxRDY A)
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SR B – Channel B Status Register
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CSR A – Channel A Clock Select Register CSR A [7:4] – Channel A Receiver Clock Select
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CSR Clock Select Register
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CSR A [3:0] – Channel A EXTERNAL Transmitter Clock Select
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CSR B [7:4] – Channel B Receiver Clock Select
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CSR B [3:0] – Channel B Transmitter Clock Select
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Rx FIFO Register. For characters shorter than 8 bits the unused bits are set to zero
45
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Tx FIFO register. For characters shorter than 8 bits the unused bits are set to zero
45
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CR A and B Command Register
45
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CR Command Register
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COMMAND REGISTER TABLE A and B
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IPCR Input Port Configuration Register
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IPCR [7:4] I/03A, I/O2 A, I/O1 A, I/O0 A Change–of–State
47
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IPCR [3:0] I/O3 A, I/O2 A, I/O1 A, I/O0 A logical level of I/O pin.
47
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ACR Auxiliary Control Register
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ACR[7] – Baud Rate Generator Set Select
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ACR[6:4] – Counter/Timer Mode And Clock Source Select
47
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ACR [3:0] – I/O3 A, I/O2 A, I/O1 A, I/O0 A Change–of–State Interrupt Enable
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Html Pages

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