IN74LV574

8

INTEGRAL

Location of marking (mm): left lower corner x=1.656, y=1.353.

Chip thickness: 0.46

± 0.02 mm, (0.35 ± 0.02 mm – for SOIC).

PAD LOCATION

Location (left lower corner), mm

Pad No

Symbol

X

Y

Pad size, mm

01

Output enable

0.128

0.545

0.108 x 0.108

02

D 0

0.128

0.229

0.108 x 0.108

03

D 1

0.330

0.120

0.108 x 0.108

04

D 2

0.576

0.120

0.108 x 0.108

05

D 3

0.738

0.120

0.108 x 0.108

06

D 4

1.054

0.120

0.108 x 0.108

07

D 5

1.216

0.120

0.108 x 0.108

08

D 6

1.466

0.120

0.108 x 0.108

09

D 7

1.682

0.314

0.108 x 0.108

10

GND

1.682

0.533

0.108 x 0.108

11

Clock

1.682

0.839

0.108 x 0.108

12

Q 7

1.682

1.108

0.108 x 0.108

13

Q 6

1.422

1.274

0.108 x 0.108

14

Q 5

1.149

1.274

0.108 x 0.108

15

Q 4

0.971

1.274

0.108 x 0.108

16

Q 3

0.811

1.274

0.108 x 0.108

17

Q 2

0.633

1.274

0.108 x 0.108

18

Q 1

0.360

1.274

0.108 x 0.108

19

Q 0

0.128

1.108

0.108 x 0.108

20

0.128

0.854

0.108 x 0.108

Note: Pad location is given as per metallization layer

01

10

02

X

Y

11

20

19

03

(0,0)

12

04

13

05

1.9 + 0.03

14

Chip marking

ÊÁLV574

06

15

07

16

08

17

09

18