STR720RXH6 datasheet(3/401 Pages) STMICROELECTRONICS

Part #	STR720RXH6

Description	ARM720T 16/32-BIT MCU WITH 16K RAM, USB, CAN, 3 TIMERS, ADC, 6 COMMUNICATIONS INTERFACES

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Manufacturer	STMICROELECTRONICS [STMicroelectronics]

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Table of Contents

3/401

5.20 Miscellanea Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

6 MEMORY ORGANIZATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

6.1

Program memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

6.2

Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

6.3

APB Bridges Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

6.3.1

Asynchronous APB sub-system (A-APB) . . . . . . . . . . . . . . . . . . . . . . . . 48

6.3.2

Synchronous APB sub-system (S-APB) . . . . . . . . . . . . . . . . . . . . . . . . . 50

7 ENHANCED INTERRUPT CONTROLLER (EIC) . . . . . . . . . . . . . . . . . . . . 51

7.1

Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

7.2

Main Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

7.3

Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

7.3.1

Priority Level Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

7.4

Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

7.4.1

Register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

7.5

Programming considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

7.6

Application note . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

7.6.1

Avoiding LR_sys and r5 registers content loss . . . . . . . . . . . . . . . . . . . . 68

7.6.2

Hints about subroutines used inside ISRs . . . . . . . . . . . . . . . . . . . . . . . 69

7.7

Interrupt latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

8 WAKE-UP INTERRUPT UNIT (WIU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

8.1

Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

8.2

Main Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

8.3

Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

8.3.1

Interrupt Mode Selection. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

8.3.2

Wake-up Mode Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

8.3.3

STOP Mode Entering Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

8.4

Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

8.5

Register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

8.6

Programming considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

8.6.1

Procedure for Entering/Exiting STOP mode . . . . . . . . . . . . . . . . . . . . . . 79

8.6.2

Simultaneous Setting of Pending Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

8.6.3

Dealing with level-active signals as interrupt lines . . . . . . . . . . . . . . . . . 80

9 DMA CONTROLLER (DMAC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

9.1

Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

9.2

Main Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

9.3

Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

9.3.1

Circular mode operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

9.4

Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

9.4.1

Register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

10 DRAM CONTROLLER (DRAMC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

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